SystemVerilog語言知識介紹(doc 28頁)

SystemVerilog語言知識介紹目錄：
1. 接口（Interface）
2. 全局聲明和語句
3. 時間單位和精度
4. 抽象數據類型
5. 有符號和無符號限定符
6. 用戶定義的類型
7. 枚舉類型
8. 結構體和聯合體
9. 數組
10. 在為命名的塊中聲明
11. 常量
12. 可重定義的數據類型
13. 模塊端口連接
14. 字母值
15. 強製類型轉換
16. 操作符
17. 唯一性和優先級決定語句
18. 底部檢測的循環
19. 跳轉語句
20. 塊名字和語句標簽
21. 對事件控製的增強
22. 新的過程
23. 動態過程
24. 任務和函數增強
25. 連續賦值的增強
26. $bit係統函數
27. `define的增強
28. 狀態機建模

SystemVerilog語言知識介紹內容摘要：
SystemVerilog是一種硬件描述和驗證語言（HDVL），它基於IEEE 1364-2001 Verilog硬件描述語言（HDL），並對其進行了擴展，包括擴充了C語言數據類型、結構、壓縮和非壓縮數組、 接口、斷言等等，這些都使得SystemVerilog在一個更高的抽象層次上提高了設計建模的能力。SystemVerilog由Accellera開發，它主要定位在芯片的實現和驗證流程上，並為係統級的設計流程提供了強大的連接能力。下麵我們從幾個方麵對SystemVerilog所作的增強進行簡要的介紹，期望能夠通過這個介紹使大家對SystemVerilog有一個概括性的了解。

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