集成電路設計流程管理(ppt 28頁)

集成電路設計流程管理內容提要：
設計輸入：以電路圖或HDL語言的形式形成電路文件；輸入的文件經過編譯後，可以形成對電路邏輯模型的標準描述；邏輯仿真（功能仿真）：對如上形成的邏輯描述加入輸入測試信號，檢查輸出信號是否滿足設計要求；在此沒有考慮任何時間關係，隻是檢測邏輯是否有錯；係統分割（設計綜合）：采用特定的設計方法分解實現電路模型，得到電路實際采用的邏輯單元及其相互連接形式；在GA設計時，電路會分割為2-3輸入的邏輯單元，在FPGA設計中，分割為4輸入邏輯單元,而采用CPLD設計時，則分割為更大的邏輯單元。
前仿真：采用綜合出的電路結構，對每個邏輯單元添加上對應的時間延遲信息；在此基礎上進行仿真，檢測電路是否存在邏輯或時序錯誤；電路的布局，定位與布線：對於通過前仿真的電路係統，從全局到局部，進行每個單元的定位以及相關的連線安排；電路參數提取：根據連線的具體長度和負載程度，提取每一根連線的電阻/電容參數，得到相應的時間延遲信息；後仿真：將提取的連線參數代入到電路中，在此基礎上進行仿真，檢測電路是否存在邏輯或時序錯誤。
CAD階段(20世紀60- 80年代初期) 利用計算機輔助進行IC版圖編輯、PCB布局布線，取代手工操作。出現大量的軟件工具產品，由於各公司獨立開發，設計各階段的軟件彼此獨立，不能進行係統級的仿真與綜合，不利於複雜係統設計，各種設計工具，如原理圖輸入、編譯與鏈接、邏輯模擬、測試碼生成、版圖自動布局以及各種單元庫均已齊全。可以由RTL級開始，實現從設計輸入到版圖輸出的全過程設計自動化。

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