信號完整性培訓(ppt 91頁)

主要內容
高速數字係統設計中的信號完整性
第3講：時鍾技術
係統時鍾
3-1 一些基本概念和定義
內部時鍾偏差和外部時鍾偏差
時鍾性能損失
圖4-1-3 時鍾性能損失的示意圖
4-1-2 內部時鍾偏差的分類
時鍾信號的脈寬之差
2．輸出管腳間偏差（Output-to-Output Skew）
3.器件間偏差（Part-to-Part Skew）
4-1-3 時鍾抖動（Clock Jitters）
時鍾抖動的分類
時鍾周期抖動的均方差值
抖動的均方差值與峰-峰值
半周期抖動（Half-Period Jitter）
二. 前後周期抖動（Cycle-to-Cycle Jitter）
Cycle-to-Cycle Jitter的測量
三.長時間時鍾抖動（Long-Term Jitter）
時鍾抖動的表示方法
同步時序方程
本節小結
4-2 時鍾的產生
4-2-2 鎖相環電路
4-2-3 直接數字合成（DDS）
相位累加器的工作原理
Turning Equation
Digital Phase Wheel
DDS取樣輸出信號的頻譜
低通濾波器（LPF）
DDS的特點
4-2-4 大頻率範圍，精細可調的頻率合成器
輸出頻率和頻率分辨
DDS-Driven PLL頻率合成器
芯片舉例：AD9952
AD9952應用舉例（1）
AD99520應用舉例（2）
3-3 時鍾信號的傳輸和分布
基本時序設計
高速數字係統中時鍾信號傳輸和分布的特點
3-3-2 時鍾信號傳輸和分布的技術措施
一. 集成電路類型選擇
二．減少係統噪聲
三．同相位時鍾分布
（一） 交流驅動能力和“時鍾樹”設計
“時鍾樹”概念
“時鍾樹”的拓撲形式
當前的“時鍾樹”設計
單級1:N驅動
（二） 控製時鍾偏差
控製PCB連線延遲
可調整的連線延遲
另一種可調整的連線延遲方案
跳線器
蛇行線的信號完整性
使用蛇行線注意事項
延遲線芯片
固定長度延遲線
2020/21係列無源延遲線
有源延遲線
DS1135L有源延遲線係列
多抽頭延遲線
多抽頭延遲線舉例
DDU12H係列指標參數
例2： DDU18H係列多抽頭延遲線
DDU18H係列指標參數
程控延遲線
程控延遲線舉例
DS1020係列程控延遲線
基於PLL和DLL的可程控時間延遲（Skew）集成電路
延遲鎖定環（Delay Lock Loop，簡稱：DLL）技術
2．延遲時間 ? 頻率轉換
3．頻率轉換 ? 電壓轉換
DLL型延遲電路
DLL的另一種形式
DLL的應用: 時間內插（分相時鍾）
實際芯片舉例
CY2305/09 芯片特征
輸出相位調節
CY2305/09 芯片應用（1）
CY2305/09 芯片應用（2）
Robo係列全數字調節類型
例2：CY7B9950
CY7B9950芯片特征
CY7B9950芯片應用
MC100E10196
MC100E196部分參數
Dr. Howard Johnson
其它參考書目

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