SystemVerilog語言簡介(doc 26頁)

SystemVerilog是一種硬件描述和驗證語言（HDVL），它基於IEEE 1364-2001 Verilog硬件描述語言（HDL），並對其進行了擴展，包括擴充了C語言數據類型、結構、壓縮和非壓縮數組、 接口、斷言等等，這些都使得SystemVerilog在一個更高的抽象層次上提高了設計建模的能力。SystemVerilog由Accellera開發，它主要定位在芯片的實現和驗證流程上，並為係統級的設計流程提供了強大的連接能力。下麵我們從幾個方麵對SystemVerilog所作的增強進行簡要的介紹，期望能夠通過這個介紹使大家對SystemVerilog有一個概括性的了解。

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