目 錄
1. 基於HDL的FPGA設計流程概述 1
1.1 設計流程圖 1
1.2 關鍵步驟的實現 2
1.2.1 功能仿真 2
1.2.2 邏輯綜合 2
1.2.3 前仿真 3
1.2.4 布局布線 3
1.2.5 後仿真（時序仿真） 4
2. Verilog HDL設計 4
2.1 編程風格（Coding Style）要求 4
2.1.1 文件 4
2.1.2 大小寫 5
2.1.3 標識符 5
2.1.4 參數化設計 5
2.1.5 空行和空格 5
2.1.6 對齊和縮進 5
2.1.7 注釋 5
2.1.8 參考C語言的資料 5
2.1.9 可視化設計方法 6
2.2 可綜合設計 6
2.3 設計目錄 6
3. 邏輯仿真 6
3.1 測試程序（test bench） 7
3.2 使用預編譯庫 7
4. 邏輯綜合 8
4.1 邏輯綜合的一些原則 8
4.1.1 關於LeonardoSpectrum 8
4.1.1 大規模設計的綜合 8
4.1.3 必須重視工具產生的警告信息 8
4.2 調用模塊的黑盒子（Black box）方法 8
參考 10
修訂紀錄 10

前言

本部門所承擔的FPGA設計任務主要是兩方麵的作用：係統的原型實現和ASIC的原型驗證。編寫本流程的目的是：

l在於規範整個設計流程，實現開發的合理性、一致性、高效性。

l形成風格良好和完整的文檔。

l實現在FPGA不同廠家之間以及從FPGA到ASIC的順利移植。

l便於新員工快速掌握本部門FPGA的設計流程。

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