PCB設計技巧百問解答題(doc 33頁)

PCB設計技巧百問解答題目錄：
1、如何選擇PCB板材？
2、如何避免高頻幹擾？
3、在高速設計中，如何解決信號的完整性問題？
4、差分布線方式是如何實現的？
5、對於隻有一個輸出端的時鍾信號線，如何實現差分布線？
6、接收端差分線對之間可否加一匹配電阻？
7、為何差分對的布線要靠近且平行？
8、如何處理實際布線中的一些理論衝突的問題
9、如何解決高速信號的手工布線和自動布線之間的矛盾？
10、關於test coupon。
11、在高速PCB設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？
12、是否可以把電源平麵上麵的信號線使用微帶線模型計算特性阻抗？電源和地平麵之間的信號是否可以使用帶狀線模型計算？
13、在高密度印製板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？
14、添加測試點會不會影響高速信號的質量？
15、若幹PCB組成係統，各板之間的地線應如何連接？
16、能介紹一些國外關於高速PCB設計的技術書籍和資料嗎？
17、兩個常被參考的特性阻抗公式：
18、差分信號線中間可否加地線？
19、剛柔板設計是否需要專用設計軟件與規範？國內何處可以承接該類電路板加工？
20、適當選擇PCB與外殼接地的點的原則是什麼？
21、電路板DEBUG應從那幾個方麵著手？
22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互幹擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?

PCB設計技巧百問解答題內容提要：
在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互幹擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?
在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方： 1.控製走線特性阻抗的連續與匹配。 2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。 3.選擇適當的端接方式。 4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。 5.利用盲埋孔(blind/buried via)來增加走線麵積。但是PCB板的製作成本會增加。 在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

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