PLD集成電路設計問答(doc 54頁)

PLD集成電路設計問答內容摘要：
1. 什麼是.scf？
答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建.
1．用Altera_Cpld作了一個186（主CPU）控製sdram的控製接口, 發現問題：要使得sdram讀寫正確, 必須把186(主CPU)的clk送給sdram, 而不能把clk經cpld的延時送給sdram. 兩者相差僅僅4ns. 而時序通過邏輯分析儀測試沒有問題. 此程序在xilinx器件上沒有問題. 這是怎麼回事？
答：建議將所有控製和時鍾信號都從PLD輸出, 因為SDRAM對時鍾偏移(clock skew)很敏感, 而Altera的器件PLL允許對時鍾頻率和相位都進行完全控製. 因此, 對於所有使用SDRAM的設計, Altera的器件PLL必須生成SDRAM時鍾信號.
要利用SDRAM作為數據或程序存儲地址來完成設計, 是采用MegaWizard還是Plug-In Manager來將一個PLL在采用Quartus II軟件的設計中的頂層示例？可以選擇創建一個新的megafuntion變量, 然後在Plug-In manager中創建ALTCLKLOCK(I/P菜單)變量. 可以將PLL設置成多個, 或是將輸入劃分開來, 以適應設計需求. 一旦軟件生成PLL, 將其在設計中示例, 並使用PLL的“Clock”輸出以驅動CPU時鍾輸入和輸出IP引腳.
2．在max7000係列中, 隻允許有兩個輸出使能信號, 可在設計中卻存在三個, 每次編譯時出現“device need too many [3/2] output enable signal”. 如果不更換器件（使用的是max7064lc68）. 如何解決這個問題？
答：Each of these unique output enables may control a large number of tri-stated signals. For example, you may have 16 bidirectional I/O pins. Each of these pins require an output enable signal. If you group the signals into a 16-bit bus, you can use one output enable to control all of the signals instead of an individual output enable for each signal. （參考譯文：這兩個獨特的輸出使能中每個都可能控製大量三相信號. 例如, 可能有16個雙向I/O引腳. 每個引腳需要一個輸出使能信號. 如果將這些信號一起分組到一個16位總線, 就可以使用一個輸出使能控製所有信號, 而不用每個信號一個輸出使能. ）

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