高速數字電路設計及EMC設計(doc 58頁)

1. 高速數字電路設計…………5
1.1何謂高速數字信號？…………5
1.2微帶線、帶狀線的概念…………5
1.2.1微帶線（Microstrip）…………5
1.2.2帶狀線（Stripline）…………6
1.2.3經驗數據…………6
1.2.4同軸線（coaxial cable）…………6
1.2.5雙絞線（twisted-pair cable）…………7
1.2.6等間隔的電容負載的影響…………7
1.3 常見高速電路…………8
1.3.1 ECL（Emitter Coupled Logic）電路…………8
1.3.2 CML（Current Mode Logic）電路…………9
1.3.3 GTL（Gunning Transceiver Logic）電路…………10
1.3.4 BTL（Backplane Transceiver Logic）電路…………10
1.3.5 TTL（Transistor Transistor Logic）電路…………11
1.3.6 模數轉換電路—線接收器…………12
1.4 常見電路匹配措施…………12
1.4.1反射…………12
1.4.2終端匹配…………13
1.4.3始端匹配…………15
1.5 高速電路設計一般原則和調試方法…………16
1.5.1同步邏輯設計…………16
1.5.2了解選用器件的輸入、輸出結構，選用恰當的匹配電路；在考慮節省功耗，電路 又能容許的情況下，可適當地引入失配。…………19
1.5.3對極高速率（300MHz以上）的信號，一般建議選用互補邏輯，以降低對電源的要求。…………19
1.5.4了解每一根高速信號電流的流向（電流環）…………19
1.5.5信號的布線、電源和地層的分割，是否符合微帶線、帶狀線的要求？高速信號要有回路地相配（不是屏蔽地）…………19
1.5.6電源濾波…………19
1.5.7對很高速度的信號要估算其走線延遲。…………19
1.5.8在滿足速度要求的前提下，盡量選用工作速率低的器件。…………19
1.5.9差分線盡量靠近走線…………19
1.5.10測試方法：選擇有50Ω輸入的高速示波器，一般自製一個探頭，測量點應盡量靠近所觀察的位置或者需要該信號的實際位置。一般不建議測輸出端的信號波形，與實際使用的位置有一定差別。…………19
1.5.11 ringing, crosstalk, radiated noise —— 數字係統的三種噪聲…………19
1.5.12數字信號的絕大部分能量（功率譜密度）集中在fknee之內…………19
1.5.13 延時：FR4 PCB，outer trace: 140~180 ps/inch inner trace: 180 ps/inch…………20
1.5.14 集總參數與分布參數係統…………20
1.5.15 互感、耦合電容的作用（幹擾）…………20
1.5.16 ECL電路的上升時間、下降時間的計算…………20
1.5.17 在數字係統中，耦合電容引起的串擾比起互感引起的串擾要小。…………21
1.5.18 傳輸通道包括器件封裝、PCB布局、連接器，至少在fknee的範圍內要有平坦的頻響，以保證信號不失真，否則信號在收端可能會遇到上升時間劣化、過衝、振鈴、lump等現象。…………21
1.5.19 阻容負載對電流變化的作用…………21
1.5.20 噪聲容限（noise immunity）：以10H189器件為例…………22
1.5.21 地反彈（ground bounce）…………23
1.5.22 寄生電容Stray Capacitance的影響：對於高輸入阻抗電路影響尤為嚴重…………23
1.5.23 示波器探針的電氣模型…………24
1.5.24 21:1探針：…………25
1.5.25 趨膚效應（skin effect）：在高頻時導線表麵附近的電流密度加大，而中心部分的電流密度減小。趨膚效應使得導線對高頻信號的衰減增大。趨膚效應的頻率與導體的材料有關。…………25
1.5.26 對低頻信號，電流流經電阻最小的路徑；對高頻信號，回流路徑的電感遠比其電阻重要，高頻電流流經電感最小的路徑，而非電阻最小的路徑。最小電感回流路徑正好在信號導線的下麵，以減小流出和流入電流通路間的環路麵積。…………25
1.5.27 負載電容對上升時間的影響…………26
1.5.28 直流匹配和交流匹配的功耗比較…………27
1.5.29 電源係統設計原則…………27
1.5.30 TTL和ECL的混合係統要注意…………27
1.5.31 電源線上的電磁輻射防護…………28
1.5.32 旁路電容的選取和安裝：…………28
1.5.33 連接器對高速係統的影響…………28
1.5.34 總線：…………31
2、電磁兼容性（Electromagnetic Compatibility）…………32
2.1 關於電磁兼容性的基本原理…………32
2.1.1下麵的電路布局有什麼問題？…………32
2.1.2 走線可穿過回流平麵的縫隙嗎？No！…………33
2.1.3走線的電感和電容…………33
2.1.4接地的作用：…………34
2.1.5 信號參考點應在何處接至基底(chassis)…………35
2.1.6周期信號…………36
2.1.7 EMC三要素…………36
2.1.8共模和差模…………38
2.1.9 減小噪聲的措施…………39
2.2 信號完整性――減小串擾和信號畸變…………39
2.2.1…………39
2.2.2 屏蔽…………40
2.2.3 信號畸變…………41
2.3 通過濾波減小直流電源噪聲…………41
2.3.1…………42
2.3.2 If DC power planes can’t be used, then lumped decoupling capacitors must be sized and placed correctly.…………42
2.3.3 多層PCB、表貼電容，串聯電感在何處？…………43
2.3.4 How to distribute DC power from a single supply to both analog and digital circuits?…………43
2.4 元件放置與信號層分配…………44
2.5 Reducing conducted & radiated emission & susceptibility…………46
2.6 電路板EMC準則總結…………48
2.6.1 Component Placement…………48
2.6.2 DC Power Distribution…………48
2.6.3 Routing of Signal Output and Return Paths…………49
2.6.4 Signal Integrity – Reducing Crosstalk and Distortion…………49
2.6.5 High Frequency Transmission Lines…………50
2.6.6 Reducing Conducted and Radiated Emissions…………50
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